ما هي دائرة Flip JK Flop في الاتصالات

تتميز دائرة “Flip Flop S-R NAND” الأساسية بالعديد من الفوائد والاستخدامات في الدوائر المنطقية المتسلسلة ولكنّها تعاني من مشكلتين أساسيتين في التبديل، ثم للتخلص من مشكلتي التصميم الأساسيتين مع تصميم “SR flip-flop” تم تطوير “JK flip Flop”.

ما هي دائرة Flip JK Flop

دائرة “Flip JK Flop”: هي دائرة الأكثر استخداماً على نطاق واسع بين جميع تصميمات “flip-flop” ويعتبر دائرة”Flip-Flop” عالمية، والمدخلان المسمى “J” و”K” ليسا حروف مختصرة مختصرة لكلمات أخرى مثل “S” لـ Set و”R” لإعادة التعيين لكنّهما في حد ذاته حرفان مستقلان اختاراهما المخترع “Jack Kilby” لتمييز وتصميم “Flip Flop” من أنواع أخرى.

أسباب ظهور دائرة Flip JK Flop

• يجب دائماً تجنب الشرط Set = 0 وReset = 0 (S = R = 0).

• في حالة تعيين حالة التغيير أو إعادة تعيينها أثناء ارتفاع إدخال التمكين “EN”، فقد لا يحدث إجراء الإغلاق الصحيح.

مبدأ عمل دائرة Flip JK Flop

العملية المتتابعة لـ “JK flip flop” هي مشابهة تماماً كما في “SR” السابق “flip-flop” مع نفس المدخلات “Set” و”Reset”، والاختلاف هذه المرة هو أنّ “JK flip flop” لا يحتوي على حالات إدخال غير صالحة أو محظورة لـ “latch SR” حتى عندما يكون كل من S وR في المنطق “1”.

إنّ “JK flip flop” هو أساساً “flip-flop SR” مع إضافة دارة إدخال على مدار الساعة تمنع حالة الناتج غير القانونية أو غير الصالحة، والتي يمكن أن تحدث عندما يكون كل من المدخلات S وR مساوية للمستوى المنطقي “1”، ونظراً لهذا الإدخال الإضافي المُسجل فإنّ “JK flip-flop” يحتوي على أربع مجموعات إدخال محتملة أي “منطق 1″ و”منطق 0″ و”بدون تغيير” و”تبديل”.

ورمز “JK flip flop” مشابه لرمز “SR Bistable Latch” كما تم استبدال كل من مدخلات S وR في “SR” السابق ثنائي الاستقرار بمدخلات تسمى مدخلات J وK  على التوالي بعد مخترعها جاك كيلبي ثم هذا يساوي J = S وK = R.

كما تم الآن استبدال بوابتين ومدخلتين لبوابة “SR” ثنائية الاستقرار ببوابتين “NAND” و”3 مدخلات” مع الإدخال الثالث لكل بوابة متصلة بالمخرجات عند Q وQ′، وهذا الاقتران المتقاطع لـ “SR flip-flop” يسمح شرط غير صالح سابقاَ لحالة S = “1” وR = “1” لاستخدامها لإنتاج “إجراء تبديل” نظراً لأنّ المدخلات متداخلة الآن.

وإذا كانت الدائرة هي “SET” يتم حجب إدخال J بالحالة “0” لـ “Q” من خلال بوابة “NAND” السفلية، أمّا إذا كانت الدائرة “إعادة تعيين” يتم حجب إدخال K بالحالة “0” لـ Q من خلال بوابة NAND العلوية، ونظراً لأنّ Q وQ′ مختلفان دائماً يمكن استخدامهما للتحكم في الإدخال، وعندما يكون كل من المدخلات J وK مساويين للمنطق “1” فإنّ “JK flip flop” للتبديل.

إذاً فإنّ “JK flip-flop” هو في الأساس تقليب “SR” مع التغذية المرتدة والذي يمكّن واحداً فقط من طرفي الإدخال، إمّا “SET” أو “RESET” ليكون نشطاً في أي وقت تحت التبديل العادي وبالتالي القضاء على الحالة غير الصالحة التي شوهدت سابقاً في “SR flip flop” دائرة كهربائية.

ومع ذلك إذا كانت كل من المدخلات J وK عالية عند المنطق “1” (J = K = 1)، فعندما ترتفع مدخلات الساعة فإنّ الدائرة سوف “تتبدل” عندما تتحول مخرجاتها وتغير الحالة مكملة لبعضها البعض، كما ينتج عن هذا أنّ “JK flip-flop” يتصرف بشكل أشبه بـ “T-type toggle flip-flop” عندما تكون كلا المحطتين “HIGH”.

ومع ذلك نظراً لتغذية المخرجات مرة أخرى إلى المدخلات يمكن أن يتسبب ذلك في تأرجح الناتج عند Q بين SET وRESET بشكل مستمر بعد استكماله مرة واحدة، وفي حين أنّ دارة “JK flip-flop” هذه عبارة عن تحسين على ساعة “SR flip-flop” التي تم تسجيلها، فإنّها تعاني أيضاً من مشاكل توقيت تسمى “السباق” إذا تغير الناتج Q قبل أن يكون لنبض التوقيت لإدخال الساعة وقتاً للانطلاق “OFF”.

ولتجنب ذلك يجب أن تبقى فترة النبض الزمني (T) قصيرة قدر الإمكان أي تردد عالٍ، ونظراً لأنّ هذا غير ممكن في بعض الأحيان مع “JK flip-flop” الأساسي المصمم، وباستخدام بوابات “NAND” أو “NOR” الأساسية فقد تم تطوير “flip-flop” أكثر تقدماً ويتم تشغيله من الحافة وهو أكثر استقراراً.

دائرة JK flip-flop الفرع والرئيسي

يحل “flip-flop” الرئيسي والفرع جميع مشاكل التوقيت باستخدام “flip-flop SR 2” متصلين معاً في تكوين متسلسل، ويعمل أحد “flip-flop” كدائرة “رئيسية” والتي يتم تشغيلها على الحافة الأمامية لنبض الساعة، بينما تعمل الأخرى كدائرة “تابعة” والتي تنطلق عند الحافة المتساقطة لنبض الساعة وينتج عن هذا القسمين، والقسم الرئيسي وقسم الرقيق اللذين يتم تمكينهما خلال نصف الدورات المعاكسة لإشارة الساعة.

و”TTL 74LS73″ عبارة عن شريحة “IC” ثنائية “flip-flop” من نوع “JK” والتي تحتوي على نوعين فرديين من نوع “JK” ثنائي الاستقرار داخل شريحة واحدة، ممّا يتيح صنع “flip-flop” تبديل فردي أو رئيسي وتشتمل أجهزة “JK flip flop IC” الأخرى على “74LS107 Dual JK flip-flop” مع شفاف، و”74LS109 Dual-edge flip flop” و”74LS112 Dual-edge flip-flop” مع مدخلات محددة مسبقاً وواضحة.

إنّ “Master-Slave Flip-Flop” هو أساساً “flip-flop SR” مزودان ببوابة متصلان معاً في تكوين متسلسل مع وجود نبضة مقلوبة على مدار الساعة، ويتم إرجاع المخرجات من Q وQ′ من “flip-flop “Slave” إلى مدخلات “Master” مع توصيل مخرجات “Master” flip flop” بمدخلتي flip flop “Slave”، ويعطي تكوين الملاحظات هذا من ناتج الفرع إلى إدخال الرئيسي خاصية التبديل المميزة لـ “JK flip flop”.

وإشارات الإدخال J وK متصلتان “flip-flop SR” الرئيسي ذي البوابات والذي “يقفل” حالة الإدخال بينما يكون إدخال الساعة “Clk” عالياً عند المستوى المنطقي “1”، ونظراً لأنّ إدخال الساعة في “flip flop” “التابع” هو معكوس أي مكمل لإدخال الساعة “الرئيسي” لا يتم تبديل flip flop “التابع” SR، والمخرجات من “flip flop master” يتم رؤيتها فقط بواسطة “flip flop slave” عندما ينتقل إدخال الساعة “LOW” إلى المستوى المنطقي “0”.

وعندما تكون الساعة “منخفضة” يتم غلق المخرجات من الوجه “flip-flop” الرئيسي ويتم تجاهل أي تغييرات إضافية على مدخلاته، كما  يستجيب “flip-flop” العبد المحمي الآن لحالة المدخلات التي يمر بها القسم “الرئيسي”.

ثم عند الانتقال من “منخفض إلى مرتفع” لنبض الساعة يتم تغذية مدخلات “flip-flop” الرئيسي من خلال المدخلات المحمية “flip-flop” التابعة، وعلى الانتقال من “عالي إلى منخفض” تنعكس نفس المدخلات على ناتج الفرع ممّا يجعل هذا النوع من حافة “flip-flop” أو النبضات المحفزة.

وبعد ذلك تقبل الدائرة بيانات الإدخال عندما تكون إشارة الساعة “عالية” وتمرر البيانات إلى الناتج على الحافة السفلية لإشارة الساعة، وبعبارة أخرى فإنّ “Master-Slave JK Flip flop” هو جهاز “متزامن” لأنّه يمرر البيانات فقط مع توقيت إشارة الساعة.