الهندسةهندسة الاتصالات

ما هي دائرة D Flip Flop في الاتصالات

أحد العيوب الرئيسية لدائرة الاستقرار “SR NAND Gate” الأساسية هو أنّ شرط الإدخال غير المحدد لـ SET = “0” وRESET = “0” محظور، حيث ستجبر هذه الحالة كلا المخرجات على أن تكون في المنطق “1”، وتجاوز إجراء إغلاق التغذية المرتدة وأي إدخال ينتقل إلى المستوى المنطقي “1” أولاً سيفقد السيطرة بينما لا يزال الإدخال الآخر عند المنطق “0” يتحكم في الحالة الناتجة من “Latch”.

 

ما هي دائرة D Flip Flop

 

دائرة “D Flip Flop”: هي الدائرة الأكثر أهمية من بين جميع “Flip Flop” المتخلفة التي تم تسجيلها على مدار الساعة، ومن خلال إضافة عاكس ليس بوابة بين مدخلات الضبط وإعادة الضبط تصبح مدخلات S وR مكملة لبعضها البعض لضمان عدم تساوي المدخلات S وR أي 0 أو 1 مع بعضهما البعض في نفس الوقت ممّا يسمح للتحكم في عمل التبديل للقلب باستخدام إدخال واحد D أي البيانات.

 

ثم إدخال البيانات هذا والمسمى “D” ويتم استخدامه بدلاً من إشارة “Set” ويتم استخدام العاكس لتوليد إدخال “إعادة التعيين” التكميلي، ممّا يجعل مستوياً حساساً من النوع “D flip-flop” من مستوى “latch SR” حساس كما هو الحال الآن S = D وR = ليس D.

 

أساسيات دائرة D Flip Flop

 

إنّ “flip-flop SR” البسيط يتطلب مدخلين أحدهما لـ “SET” الناتج والآخر لـ “RESET” الناتج، ومن خلال توصيل العاكس وليس بوابة إلى “SR flip-flop”، يمكن “ضبط” و “إعادة ضبط” flip-flop باستخدام مدخل واحد فقط لأنّ إشارات الإدخال مكملة لبعضها البعض، كما يتجنب هذا المكمل الغموض المتأصل في “latch SR” عندما يكون كلا المدخلين منخفضين لأنّ هذه الحالة لم تعد ممكنة.

 

وبالتالي فإن هذا الإدخال الفردي يسمى مدخل “البيانات” وإذا تم الاحتفاظ بإدخال البيانات هذا بدرجة عالية فسيكون “flip flop” هو “SET” وعندما يكون “LOW” وسيتغير “flip flop” ويصبح “RESET”، ومع ذلك سيكون هذا بلا معنى لأنّ ناتج “flip flop” سيتغير دائماً في كل نبضة مطبقة على إدخال البيانات هذا.

 

ولتجنب ذلك يتم استخدام إدخال إضافي يسمى “CLOCK” أو “ENABLE” لعزل إدخال البيانات من دارة الإغلاق بعد أن يتم تخزين البيانات المطلوبة، والتأثير هو أنّ حالة إدخال “D” يتم نسخها فقط إلى الناتج Q عندما يكون إدخال الساعة نشطاً وثم يشكل هذا أساس جهاز تسلسلي آخر يسمى “D Flip Flop”.

 

وسوف يقوم “D flip flop” بتخزين وناتج أي مستوى منطقي يتم تطبيقه على محطة البيانات الخاصة به طالما أنّ إدخال الساعة مرتفع، وبمجرد أن يصبح إدخال الساعة منخفضاً يتم الاحتفاظ بمدخلات “التعيين” و”إعادة التعيين” في “flip-flop” عند المستوى المنطقي “1”، لذلك لن يغير الحالة ويخزن أي بيانات كانت موجودة على مخرجاته قبل حدوث انتقال الساعة، وبعبارة أخرى يكون الناتج “مغلقاً” عند المنطق “0” أو المنطق “1”.

 

ولكن من أجل منع حدوث ذلك يمكن توصيل العاكس بين مدخلات “SET” و”RESET” لإنتاج نوع آخر من دارات “flip flop” المعروفة باسم “Data Latch”، و”Delay flip flop” و”D-type Bistable” و”D-type Flip Flop” أو مجرد “D Flip Flop” كما يطلق عليه عموماً.

 

ما هي دائرة D Flip Flop للرئيسي والفرع

 

يمكن تحسين الوجه الأساسي من النوع D بشكل أكبر عن طريق إضافة “flip-flop” الثاني “SR” إلى ناتجه، والذي يتم تنشيطه على إشارة الساعة التكميلية لإنتاج “فليب فليب من نوع Master-Slave D” على الحافة الأمامية لإشارة الساعة “LOW-to-HIGH” المرحلة الأولى، كما يقوم “الرئيسي” بتثبيت حالة الإدخال عند “D” بينما يتم إلغاء تنشيط مرحلة الناتج.

 

وعلى الحافة الخلفية لإشارة الساعة “HIGH-to-LOW” يتم الآن تنشيط المرحلة الثانية “التابعة”، حيث يتم تثبيت الناتج من الدائرة الرئيسية الأولى، ثم يبدو أنّ مرحلة الناتج يتم تشغيلها على الحافة السلبية لنبض الساعة، ويمكن إنشاء “flip-flop من نوع Master-Slave D” من خلال تتابع اثنين من “Latch” مع أطوار الساعة المعاكسة كما هو موضح.

 

كما أنّه على الحافة الأمامية لنبضة الساعة سوف يقوم “flip-flop” الرئيسي بتحميل البيانات من إدخال البيانات “D” وبالتالي يكون الرئيسي هو “ON”، ومع الحافة الخلفية لنبض الساعة يقوم “Slave flip-flop” بتحميل البيانات أي أنّ الفرع هو “ON”، ثم سيكون هناك دائماً “flip-flop” واحد “ON” والآخر “OFF” ولكن لن يكون هناك مطلقاً كل من الرئيسي والفرع “ON” في نفس الوقت، لذلك يكتسب الناتج “Q” قيمة “D” فقط عندما يتم تطبيق نبضة كاملة واحدة أي 0-1-0 على مدخل الساعة.

 

وهناك العديد من أجهزة “D flip-flop IC” المختلفة المتاحة في كل من حزم “TTL” و”CMOS” والأكثر شيوعاً هو “74LS74” وهو “IC flip-flop” ثنائي الأبعاد، والذي يحتوي على اثنين من نوع D ثنائي الاستقرار داخل شريحة واحدة، ممّا يتيح تبديل الوجه يتخبط.

 

وتشتمل أجهزة “D flip-flop IC” الأخرى على “74LS174 HEX D flip-flop” مع مدخل واضح مباشر و”74LS175 Quad D flip-flop” مع مخرجات تكميلية، و”74LS273 Octal D-type flip-flop” التي تحتوي على ثمانية “D flip-flop” مع مدخل واضح في حزمة واحدة.

 

  • “TTL” هي اختصار لـ “Time-to-live”.

 

  • “CMOS” هي اختصار لـ “Complementary metal–oxide–semiconductor”.

 

  • “IC” هي اختصار لـ “integrated circuit”.

 

استخدام دائرة D Flip Flop لتقسيم التردد

 

أحد الاستخدامات الرئيسية لدائرة “D Flip Flop” هو مقسم التردد، وإذا كان ناتج “Q” على “flip-flop” من النوع D متصلاً مباشرةً بإدخال D ممّا يعطي “ملاحظات” حلقة مغلقة للجهاز، فإنّ نبضات الساعة المتتالية ستجعل “التبديل” ثنائي الاستقرار مرة كل دورتين على مدار الساعة.

 

كما يمكن استخدام “Data Latch” كمقسم ثنائي أو مقسم تردد لإنتاج دائرة عداد “قسمة على 2” أي أنّ الناتج له نصف تردد نبضات الساعة، ومن خلال وضع حلقة تغذية مرتدة حول “D Flip Flop” يمكن بناء نوع آخر من دارة “Flip Flop” يسمى “T Flip Flop” أو أكثر شيوعاً نوع تي ثنائي الاستقرار.

 

كما أنّه من خلال “تغذية” الناتج من Q إلى طرف الإدخال D فإنّ نبضات الناتج عند Q لها تردد يساوي بالضبط نصف “ƒ / 2” تردد ساعة الإدخال أي “ƒIN”، كما تُنتج الدائرة تقسيم التردد لأنّها تقسم الآن تردد الإدخال بمعامل اثنين أوكتاف، حيث أنّ “Q = 1” مرة كل دورتين على مدار الساعة.

 

العلاقة بين دائرة D Flip Flop وdata latch

 

بالإضافة إلى تقسيم التردد هناك تطبيق مفيد آخر لـ “D flip flop” وهو “”data latch، حيث يمكن استخدام “data latch” كجهاز للاحتفاظ بالبيانات الموجودة على إدخال البيانات أو تذكرها، وبالتالي يتصرف مثل جهاز ذاكرة بت واحد وتتوفر أجهزة “IC” مثل “TTL 74LS74” أو “CMOS 4042” بتنسيق رباعي تماماً لهذا الغرض كهدف، ومن خلال توصيل أربعة مزاليج بيانات “1 بت” معاً بحيث يتم توصيل جميع مدخلات الساعة معاً ويتم “تسجيلها على مدار الساعة” في نفس الوقت.

المصدر
Introduction to Analog and Digital Communications/ Simon HaykinData Communication and Computer NetworkWIRELESS COMMUNICATIONS/ Andreas F. MolischTheory and Problems of Signals and Systems/ Hwei P. Hsu, Ph.D./ JOHN M. SENIOR Optical Fiber Communications Principles and Practice Third Edition

مقالات ذات صلة

اترك تعليقاً

زر الذهاب إلى الأعلى